SK하이닉스가 내년 양산을 목표로 하는 HBM4(6세대 고대역폭 메모리) D램의 윤곽이 학술대회 등을 통해 속속 드러나고 있다.
SK하이닉스는 인공지능(AI) 산업 성장에 따른 수요 급증으로 과거 2년이었던 HBM D램 신제품 공급 주기를 1년으로 앞당기고 TSMC와 협력함으로써 고객 맞춤형 HBM 수요에 대응할 방침이다.
 
19일 반도체 업계에 따르면 SK하이닉스는 이르면 2025년 HBM4 개발을 완료하고 양산에 나선다.
 김귀욱 SK하이닉스 TL(HBM선행기술팀장)은 지난 13일 서울 광진구 그랜드워커힐 서울에서 열린 '국제메모리워크숍(IMW) 2024' 행사에서 이러한 로드맵을 공개하며 "그동안 2년 주기로 HBM D램 제품을 개발했는데, 최근 기술 발전으로 이 주기가 1년가량 빨라졌다"고 밝혔다.
2014년 첫 제품 출시 후 2년 주기로 세대를 바꿨던 1~5세대 고대역폭 메모리와 달리 6세대(HBM4)와 7세대(HBM4E) 고대역폭 메모리는 각각 2025년과 2026년 기술 개발을 완료하고 양산에 나설 것이란 관측이다.
김 TL은 HBM4는 전작 HBM3E와 비교해 △대역폭은 1.4배 △집적도는 1.3배 △전력효율은 30% 개선될 전망이라고 말했다.
앞서 3월 SK하이닉스는 엔비디아 반도체 콘퍼런스인 'GTC 2024'에 참석해 HBM4는 D램칩을 8단에서 12단 적층하는 기존 HBM D램과 달리 16단을 쌓음으로써 데이터 처리 용량을 칩당 24~36GB(기가바이트)에서 48GB로 확대할 것이라고 밝힌 바 있다.
D램칩은 전작과 동일한 1b㎚(10나노급) D램을 채택할 전망이다.
D램칩 16단 적층을 위한 기술로는 칩과 칩을 바로 결합하는 '하이브리드 본딩'보다 액체 보호제를 활용하는 기존 '첨단 MR-MUF' 방식을 채택할 예정이다.
김 TL은 "하이브리드 본딩을 HBM 양산 공정에 적용하기에는 아직 수율 문제가 있다"고 관련 이유를 설명했다.
 
하이브리드 본딩 기술로 칩과 칩을 바로 붙이려면 △본딩 레이어(접합 부분) 평탄도를 유지하고 △접합 강도를 개선하며 △파티클(입자) 제어를 나노 단위 수준으로 해야하는 등 기술적 어려움을 우선 해결해야 한다.
업계에선 이번 SK하이닉스의 발표에서 HBM 전력효율 개선에 주목하고 있다.
일반적으로 반도체의 성능을 올리면 전력소모도 함께 올라간다.
전력소모를 낮추려면 생산공정 개선이 뒷받침되어야 한다는 게 통설이다.
이 부분은 SK하이닉스와 HBM4 양산을 위해 협력하기로 한 TSMC가 열쇠를 쥐고 있다.
TSMC는 지난 14일(현지시간) 네덜란드 암스테르담에서 TSMC 유럽 기술 심포지엄을 개최하고 SK하이닉스 HBM4 베이스 다이 생산에 12FFC+(12㎚ 공정)와 N5(5㎚급 공정)를 적용할 것이라고 밝혔다.
업계에선 HBM4 베이스 다이 생산에 7㎚급 공정을 적용할 것으로 예측했으나, 양사는 더 미세화한 공정을 적용하기로 한 것이다.
베이스 다이는 D램칩(코어 다이) 하단에 탑재하는 핵심 부품으로, 처리장치(로직 다이)와 각종 연산을 조율하며 HBM을 제어하는 역할을 한다.
이 베이스 다이가 HBM D램 전체 전력의 약 40%를 소모하는데, 이를 개선함으로써 HBM4 전력소모를 전작대비 30% 낮출 수 있게 됐다.
전체 전력소모 개선에서 베이스 다이가 차지하는 비중은 약 60% 수준으로 알려졌다.
TSMC 고위 임원은 행사에서 "TSMC 12나노 공정은 HBM4 양산에 매우 적합하다"며 "메모리 업체가 대역폭이 초당 2TB(테라바이트)를 넘는 12단 적층 또는 16단 적층 HBM D램을 구성할 수 있다"고 설명했다.
그러면서 "HBM4 생태계 구성을 위해 주요 메모리 사업자와 협력하고 있다"고 말하며 SK하이닉스뿐만 아니라 삼성전자·마이크론 등과도 AI 메모리 양산을 위한 협력 가능성을 시사했다.
SK하이닉스가 자체 제작하던 베이스 다이를 TSMC 파운드리 공정으로 옮긴 또 다른 이유는 고객사들의 맞춤형 HBM 수요 때문이다.
반도체 표준(JEDEC)에 따라 제작해 공급하던 기존 D램과 달리 HBM은 자사 처리장치와 반도체 설계에 맞춘 고객 커스터마이징 요구가 급증하고 있다.
양사는 고객사 수요에 맞춰 베이스 다이에 시스템 반도체에 활용하던 다양한 기능을 추가할 계획이다.
이밖에 TSMC는 자사 첨단 패키징 기술인 'CoWoS(칩 온 웨이퍼 온 서브스트레이트)'를 'CoWoS-L'과 'CoWoS-R'로 고도화함으로써 처리장치와 HBM D램칩 12개를 하나의 AI칩으로 결합하겠다고 밝히기도 했다.
이 기술이 상용화될 경우 HBM4를 탑재한 차세대 AI 반도체의 데이터 처리 용량은 칩당 576GB에 달할 전망이다.
삼성전자도 HBM D램 개발팀을 이원화해 신제품 개발 속도를 끌어올리고 첨단 패키징 기술을 업그레이드함으로써 양사 연합에 맞불을 놓을 계획이다.
삼성전자는 HBM 경쟁력을 끌어올리기 위해 HBM3E는 기존 HBM 개발을 맡던 'D램 설계팀'이, HBM4는 최근 신설한 'HBM 개발팀'이 전담하기로 했다.
첨단 패키징 기술인 '아이큐브(I-Cube)'도 오는 6월 미국 실리콘밸리에서 개최하는 '삼성 파운드리 포럼(SFF) 2024'에서 미래 발전 계획을 공개할 전망이다.